Intel FPGA/CPLD设计 高级篇 pdf epub mobi txt 电子书 下载 2025

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王江宏，蔡海宁，颜远，王诚，吴继华 著

图书标签:

• FPGA
• CPLD
• Intel
• Verilog
• VHDL
• 数字电路
• 硬件设计
• 可编程逻辑
• 嵌入式系统
• 开发工具

出版社： 人民邮电出版社

ISBN：9787115466785

版次：01

商品编码：12187055

包装：平装

开本：16开

出版时间：2017-08-01

用纸：胶版纸

页数：318

正文语种：中文

编辑推荐

　　Intel公司审校，Intel资-深FAE倾力打造，Intel器件类图书　　Intel公司推荐FPGA CPLD培训教材　　深入讨论Intel FPGA CPLD设计和优化技巧　　扫码下载所有实例的完整工程、源代码和使用说明文件

内容简介

　　本书作者凭借多年工作经验，深入地讨论了Intel FPGA CPLD的设计和优化技巧。在讨论FPGA CPLD设计指导原则的基础上，介绍了Intel FPGA器件的高-级应用；引-领读者学习逻辑锁定设计工具，详细讨论了时序约束与静态时序分析的方法；针对市场应用需求，分别介绍了SoC FPGA和OpenCL系统应用技术；结合实例讨论如何进行设计优化，介绍了Intel的可编程器件的高-级设计工具与系统级设计技巧。　　本书所有实例的完整工程、源代码和使用说明文件，都以云存储的方式存放在云端，读者可以通过扫描二维码的方式进行下载。　　本书可作为高等院校通信工程、电子工程、计算机、微电子与半导体等专业的教材，也可作为硬件工程师和IC工程师的实用工具书。

作者简介

　　王诚：西安电子科技大学 通信与电子信息系统 硕士 高-级工程师 Lattice公司中国区总经理，工作经验丰富研究领域：扩频通信、CDMA通信、3G基带设计、FPGA 数字ASIC设计、优化、验证取得成果：两项WCDMA实现技术专利发明人，在一级期刊上发表多篇CDMA技术论文，发表数篇国内外FPGA ASIC设计技术研讨会论文，编写图书《FPGA CPLD设计工具──Xilinx ISE 使用详解》、《Altera FPGA CPLD设计（基础篇）》、《Altera FPGA CPLD设计（高-级篇）》 王江宏 西北工业大学 通信与信息系统专业 硕士研究生 毕业后先后加入中兴通讯 上海贝尔 Altera Intel工作 主要从事无线通信设备技术研发， FPGA+ARM技术支持。

目录

第1章 可编程逻辑设计指导原则 1
1．1 可编程逻辑基本设计原则 1
1．1．1 面积和速度的平衡与互换原则 1
1．1．2 硬件原则 11
1．1．3 系统原则 13
1．1．4 同步设计原则 16
1．2 可编程逻辑常用设计思想与技巧 19
1．2．1 乒乓操作 19
1．2．2 串并转换 21
1．2．3 流水线操作 21
1．2．4 异步时钟域数据同步 22
1．3 Altera推荐的Coding Style 26
1．3．1 Coding Style的含义 27
1．3．2 结构层次化编码（Hierarchical Coding） 27
1．3．3 模块划分的技巧（Design Partitioning） 28
1．3．4 组合逻辑的注意事项 29
1．3．5 时钟设计的注意事项 32
1．3．6 全局异步复位资源 38
1．3．7 判断比较语句case和if．．．else的优先级 39
1．3．8 使用Pipelining技术优化时序 39
1．3．9 模块复用与Resource Sharing 39
1．3．10 逻辑复制 41
1．3．11 香农扩展运算 43
1．3．12 信号敏感表 45
1．3．13 状态机设计的一般原则 46
1．3．14 Altera Megafunction资源的使用 48
1．3．15 三态信号的设计 48
1．3．16 加法树的设计 49
1．4 小结 51
1．5 问题与思考 52
第2章 Altera器件高级特性与应用 53
2．1 时钟管理 53
2．1．1 时序问题 53
2．1．2 锁相环应用 60
2．2 Arria10硬浮点数字信号处理模块 69
2．2．1 硬浮点DSP块介绍 69
2．2．2 Altera FPGA中浮点DSP实现的演进 69
2．2．3 硬浮点DSP的优势 70
2．2．4 Xilinx Ultrascale DSP48E2 74
2．3 片外高速存储器 74
2．3．1 外部存储接口方案的关键特性 74
2．3．2 支持的存储标准 75
2．3．3 存储接口宽度 75
2．3．4 I O管脚 76
2．3．5 外部存储接口IP支持类型 76
2．3．6 Arria10外部存储接口架构 78
2．4 Hybrid Memory Cube 83
2．4．1 存储带宽面临的挑战 83
2．4．2 HMC的优势 84
2．4．3 Altera HMC交互操作平台 85
2．4．4 Altera HMC路标 87
2．4．5 网络系统应用案例 88
2．5 Altera JESD204B Megacore 90
2．5．1 基本介绍 90
2．5．2 功能描述 94
2．5．3 Debug指导 97
2．6 高速串行收发器 100
2．6．1 Arria10 Transceiver概述 100
2．6．2 Transceiver设计流程 104
2．6．3 PLL和时钟网络 107
2．6．4 复位Transceiver通道 112
2．6．5 重配接口和动态重配 115
2．6．6 校准 118
2．7 小结 119
2．8 问题与思考 119
第3章 SoC FPGA嵌入式设计基础 120
3．1 SoC FPGA简介 120
3．1．1 SoC FPGA系列器件组合 120
3．1．2 SoC FPGA的工具和软件 124
3．1．3 SoC FPGA的生态系统 124
3．2 基于ARM Coretex A9 MPCore的硬件处理系统 126
3．2．1 硬核处理器系统框图与系统集成 127
3．2．2 Endian支持 129
3．2．3 HPS-FPGA桥接 129
3．2．4 HPS地址映射 130
3．3 Qsys系统集成工具 131
3．3．1 Qsys简介 131
3．3．2 在Qsys中例化硬核处理器系统组件 132
3．4 SoC嵌入式设计套装 (Embedded Design Suite) 140
3．4．1 SoC EDS介绍 140
3．4．2 Embedded Command Shell 143
3．4．3 ARM DS-5 AE 143
3．4．4 启动工具使用指南 144
3．4．5 硬件库（Hardware Library） 145
3．4．6 HPS Flash编程器 146
3．4．7 裸金属编译器 147
3．4．8 Linux软件开发工具 147
3．5 小结 148
3．6 问题与思考 148
第4章 时序约束与时序分析 149
4．1 时序约束与时序分析基础 149
4．1．1 周期与最高频率 150
4．1．2 利用Quartus II工具分析设计 152
4．1．3 时钟建立时间 155
4．1．4 时钟保持时间 156
4．1．5 时钟输出延时 156
4．1．6 引脚到引脚的延迟 157
4．1．7 Slack 157
4．1．8 时钟偏斜 158
4．1．9 Quartus II 时序分析工具和优化向导 158
4．2 设置时序约束的常用方法 159
4．2．1 指定全局时序约束 160
4．2．2 指定个别时钟约束 164
4．3 高级时序分析 172
4．3．1 时钟偏斜 172
4．3．2 多时钟域 174
4．3．3 多周期约束 174
4．3．4 伪路径 181
4．3．5 修正保持时间违例 183
4．3．6 异步时钟域时序分析 184
4．4 最小化时序分析 185
4．5 使用Tcl工具进行高级时序分析 186
4．6 TimeQuest简介 187
4．7 小结 190
4．8 问题与思考 190
第5章 设计优化 191
5．1 解读设计 191
5．1．1 内部时钟域 192
5．1．2 多周期路径和伪路径 193
5．1．3 I O接口的时序要求 194
5．1．4 平衡资源的使用 194
5．2 设计优化的基本流程和首次编译 195
5．2．1 设计优化基本流程 195
5．2．2 首次编译的约束和设置 196
5．2．3 查看编译报告 198
5．3 资源利用优化 200
5．3．1 设计代码优化 201
5．3．2 资源重新分配 201
5．3．3 解决互连资源紧张的问题 203
5．3．4 逻辑综合面积优化 203
5．3．5 网表面积优化 207
5．3．6 寄存器打包 209
5．3．7 Quartus II中的资源优化顾问 211
5．4 I O时序优化 211
5．4．1 执行时序驱动的编译 211
5．4．2 使用IOE中的触发器 212
5．4．3 可编程输入 输出延时 215
5．4．4 使用锁相环对时钟移相 217
5．4．5 其他I O时序优化方法 218
5．5 最高时钟频率优化 219
5．5．1 设计代码优化 219
5．5．2 逻辑综合速度优化 225
5．5．3 布局布线器设置 227
5．5．4 网表优化和物理综合 228
5．5．5 使用LogicLock对局部进行优化 233
5．5．6 位置约束、手动布局和反标注 234
5．5．7 Quartus II中的时序优化顾问 235
5．6 使用DSE工具优化设计 236
5．6．1 为什么需要DSE 236
5．6．2 什么是DSE，如何使用 236
5．7 如何减少编译时间 238
5．8 设计优化实例 239
5．9 小结 242
5．10 问题与思考 243
第6章 Altera OpenCL开发套件和其他高级工具 244
6．1 命令行与Tcl脚本 244
6．1．1 命令行脚本 245
6．1．2 Tcl脚本 249
6．1．3 使用命令行和Tcl脚本 253
6．2 DSP Builder工具 254
6．2．1 DSP Builder设计流程 254
6．2．2 与SOPC Builder一起构建系统 258
6．3 Altera OpenCL软件开发套件 259
6．3．1 OpenCL基本介绍 259
6．3．2 OpenCL架构 260
6．3．3 AOCL的安装和应用 264
6．3．4 AOCL FPGA编程 267
6．4 小结 272
6．5 问题与思考 272
第7章 FPGA系统级设计技术 273
7．1 信号完整性及常用I O电平标准 273
7．1．1 信号完整性 273
7．1．2 单端标准 278
7．1．3 差分标准 282
7．1．4 伪差分标准 285
7．1．5 片上终端电阻 285
7．2 电源完整性设计 286
7．2．1 电源完整性 286
7．2．2 同步翻转噪声 287
7．2．3 非理想回路 290
7．2．4 低阻抗电源分配系统 293
7．3 功耗分析和热设计 297
7．3．1 功耗的挑战 297
7．3．2 FPGA的功耗 297
7．3．3 热设计 299
7．4 SERDES与高速系统设计 301
7．4．1 SERDES的基本概念 302
7．4．2 Altera Stratix IV GX中SERDES的基本结构 305
7．4．3 典型高速系统应用框图举例 311
7．4．4 高速PCB设计注意事项 315
7．5 小结 317
7．6 问题与思考 318

《FPGA/CPLD嵌入式系统开发实战：从原理到应用》 内容简介 数字逻辑设计领域正以前所未有的速度发展，FPGA（Field-Programmable Gate Array）和CPLD（Complex Programmable Logic Device）作为实现高性能、低功耗、高度灵活的数字系统设计核心，其重要性日益凸显。本书并非一本理论堆砌的教材，而是一本以实战为导向，深入剖析FPGA/CPLD嵌入式系统开发全流程的参考指南。本书旨在帮助读者从零开始，逐步掌握FPGA/CPLD的设计、开发、调试与应用，最终能够独立完成复杂的嵌入式系统项目。 本书内容紧密围绕“实战”展开，摒弃了冗余的理论推导，而是聚焦于实际工程开发中最常用、最核心的技术和方法。从基础的数字逻辑原理回顾，到高级的处理器集成与系统优化，再到具体的应用案例分析，本书力求做到条理清晰、循序渐进，让读者在实践中学习，在学习中进步。 第一部分：FPGA/CPLD设计基础与开发环境搭建 本部分将带领读者走进FPGA/CPLD的世界，建立起对这些器件的基本认识。 第一章 FPGA/CPLD器件概览与选择： 详细介绍FPGA和CPLD的内部架构、工作原理、优缺点，以及不同厂商（如Xilinx、Intel Altera、Lattice等）主流器件系列的特点和适用场景。重点分析如何根据项目需求（如性能、功耗、成本、接口需求）选择合适的FPGA/CPLD器件。 第二章 FPGA/CPLD开发流程与工具链： 全面解析FPGA/CPLD从设计输入到最终实现的整个流程，包括需求分析、架构设计、HDL代码编写、仿真验证、综合、布局布线、时序分析、比特流生成以及下载调试。详细介绍业界主流的开发工具链，如Xilinx Vivado、Intel Quartus Prime，以及常用的仿真工具（如ModelSim/QuestaSim）。本章将引导读者完成开发环境的搭建，并进行初步的工具链试用。 第三章 Verilog/VHDL语言基础与高级特性： 作为硬件描述语言，Verilog和VHDL是FPGA/CPLD设计的基石。本章将回顾两种语言的基础语法，并重点深入讲解在实际设计中至关重要的“高级”特性，如时序逻辑建模、状态机设计、参数化设计、宏实例化、生成语句、多时钟域处理等。通过大量实例，演示如何用这两种语言高效、准确地描述数字逻辑。 第二部分：核心数字逻辑模块设计与实现 本部分将聚焦于构建高性能、可复用的核心数字逻辑模块，这些模块是构成复杂嵌入式系统的基础单元。 第四章 组合逻辑与时序逻辑设计模式： 深入探讨各种常用的组合逻辑和时序逻辑设计模式，例如异步复位与同步复位、边沿触发与电平触发、流水线设计、移位寄存器、计数器、译码器、多路选择器、优先级编码器等。重点讲解如何通过合理的设计模式提高代码的可读性、可综合性和性能。 第五章 数据通路与控制逻辑设计： 区分并讲解数据通路（Data Path）和控制逻辑（Control Path）的设计方法。数据通路负责数据的传输、运算和存储，而控制逻辑则负责协调数据通路的工作流程。本章将展示如何将两者有机结合，实现复杂的数据处理功能。 第六章 有限状态机（FSM）的高级设计与应用： 状态机是控制系统设计的核心。本章将详细讲解Moore型和Mealy型状态机的设计，并深入探讨如何在Verilog/VHDL中实现具有优先级、多段同步、回退等复杂功能的状态机。通过实际案例，演示如何利用状态机设计高效的控制单元。 第七章 FIFO、RAM、ROM等存储器接口设计： 存储器是嵌入式系统中不可或缺的部分。本章将详细讲解如何设计和使用各种类型的存储器接口，包括同步FIFO、异步FIFO、单端口RAM、双端口RAM、ROM等。重点分析不同存储器工作方式的差异，以及如何处理读写时序和数据冲突。 第三部分：高性能系统设计与优化 本部分将带领读者进入更高级的设计领域，关注系统的性能、效率和鲁棒性。 第八章 时钟管理与多时钟域处理： 在复杂的FPGA/CPLD系统中，时钟扮演着至关重要的角色。本章将深入讲解时钟的产生、分配、测量以及时钟域交叉（Clock Domain Crossing, CDC）问题的处理。重点分析同步器、异步FIFO等CDC解决方案，并提供实际工程中的注意事项。 第九章 高吞吐量数据处理设计： 针对需要处理海量数据的应用场景，本章将介绍如何设计高吞吐量的数据处理路径。包括并行处理技术、流水线优化、DSP（Digital Signal Processing）模块的应用、AXI（Advanced eXtensible Interface）等总线协议在数据传输中的应用。 第十章 低功耗设计与功耗分析： 随着器件功耗的日益关键，本章将探讨FPGA/CPLD的低功耗设计技术，包括时钟门控、电源门控、时序优化以降低动态功耗，以及选择低功耗器件系列等。同时介绍如何进行功耗分析和评估。 第十一章 综合、布局布线与时序约束的精细化控制： 成功的FPGA/CPLD设计离不开对综合、布局布线过程的精细化控制。本章将深入讲解时序约束（Timing Constraints）的编写技巧，包括设置时钟周期、输入输出延迟、伪路径等。同时，分析如何通过调整综合和布局布线策略来优化性能、面积和功耗。 第四部分：嵌入式系统集成与高级应用 本部分将重点放在将FPGA/CPLD与处理器结合，构建完整的嵌入式系统，并探讨一些高级应用。 第十二章 Soft Processor（软核处理器）与Hard Processor（硬核处理器）集成： 详细介绍如何在FPGA内部实现软核处理器（如MicroBlaze, Nios II）的集成，以及如何利用FPGA中的硬核处理器（如Xilinx Zynq系列）。重点讲解处理器与FPGA自定义逻辑的接口设计，如AXI接口、Wishbone总线等。 第十三章 嵌入式Linux系统在FPGA上的移植与开发： 对于需要运行复杂软件应用的嵌入式系统，Linux是主流选择。本章将指导读者如何将嵌入式Linux系统移植到基于FPGA的平台上，并进行相关的驱动开发和应用程序开发。 第十四章 外设接口设计与驱动： 涵盖了多种常用外设接口的设计与驱动开发，例如UART、SPI、I2C、SD卡、USB、Ethernet等。通过实际案例，演示如何根据硬件接口规范编写HDL模块，并实现相应的驱动程序。 第十五章 系统调试与故障排查： 调试是嵌入式系统开发过程中至关重要的一环。本章将介绍FPGA/CPLD设计中常用的调试工具和技术，如ILA（Integrated Logic Analyzer）、ChipScope Pro、SignalTap II等。重点讲解如何有效地定位和解决设计中的时序问题、逻辑错误以及系统集成问题。 第五部分：工程案例分析与进阶 本部分通过具体的工程案例，将前面学到的知识融会贯通，并提供一些进阶的学习方向。 第十六章 特定应用领域案例分析： 选取几个具有代表性的应用案例，如高性能网络数据包处理、数字信号处理（如FFT）、图像处理加速、实时控制系统等，详细分析这些案例的设计思路、关键模块实现、性能优化方法以及系统集成过程。 第十七章 IP核的使用与第三方IP集成： 介绍如何利用厂商提供的IP核（Intellectual Property Cores）以及如何集成第三方IP，以加速开发进程。重点讲解IP核的配置、例化和接口匹配。 第十八章 FPGA/CPLD设计的未来趋势与学习资源： 展望FPGA/CPLD技术未来的发展方向，如HLS（High-Level Synthesis）、SoC（System on Chip）的集成、AI硬件加速等。最后，为读者提供进一步深入学习的资源和建议。 本书的编写风格力求简洁明了，注重实用性，通过大量图示和代码示例，帮助读者建立直观的理解。无论是初学者希望系统学习FPGA/CPLD设计，还是有一定基础的工程师希望提升技术能力，本书都将是您不可多得的宝贵参考。希望本书能够帮助您在FPGA/CPLD嵌入式系统开发的道路上，迈出坚实而自信的步伐。

评分☆☆☆☆☆

第一次深入接触 Intel FPGA/CPLD 的复杂世界，这本书像一位经验丰富的向导，将我从基础的概念引导到那些令人望而生畏的高级主题。 读完前几章，我感觉自己已经能理解一些更复杂的逻辑结构，不再仅仅是停留在初学者阶段。那些关于时序约束的讲解，以往常常让我头疼，但在这本书里，作者通过生动的例子和清晰的图示，把抽象的概念变得可视化，让我茅塞顿开。尤其是关于跨时钟域（CDC）设计的章节，它详细剖析了各种潜在的时序问题，并提供了多种解决方案，从简单的握手信号到更复杂的同步FIFO，每一种方法都配有详尽的Verilog/VHDL代码示例，让我能够亲手实践，加深理解。书中的高级调试技巧也让我受益匪浅，过去我常常因为难以定位问题而陷入困境，但现在，通过学习书中介绍的逻辑分析仪的使用和故障排除策略，我能更有效地找出设计的瓶颈，并加以改进。总的来说，这本书对于想要在FPGA/CPLD领域深入发展、解决实际工程问题的开发者来说，是一笔宝贵的财富。它不仅教授了技术，更传递了一种解决复杂问题的思路和方法，让我对未来的设计充满了信心。

评分☆☆☆☆☆

说实话，在收到《Intel FPGA/CPLD设计 高级篇》之前，我对FPGA/CPLD高级设计的认识还比较模糊，总觉得是那些“大神”级别的人物才能玩转的领域。 但这本书就像一扇窗户，让我窥见了其中的奥秘。书中的案例分析部分尤为精彩，每一个案例都精挑细选，涵盖了从通信、嵌入式系统到图像处理等多个领域，并且都深入剖析了设计思路、难点攻关和性能优化过程。例如，书中对某个高速数据采集系统的设计分析，让我看到了如何巧妙地利用FPGA的并行处理能力，将实时性要求极高的数据流进行高效的采集和预处理。更让我惊喜的是，这本书还涉及了一些前沿的技术趋势，比如如何利用FPGA加速机器学习算法，以及在某些特定场景下如何选择和配置Intel的最新一代FPGA器件。作者在讲解过程中，始终保持着一种严谨而又富有逻辑的风格，将复杂的理论知识拆解得层层递进，让人更容易接受。读完这本书，我感觉自己对FPGA/CPLD的理解更加立体和深刻，不再仅仅是停留在编写Verilog/VHDL代码的层面，而是开始能够从系统设计的角度去思考问题，这对我来说是质的飞跃。

评分☆☆☆☆☆

对于一位在FPGA/CPLD领域摸索了多年，但总感觉在某些关键技术上有所欠缺的工程师来说，《Intel FPGA/CPLD设计 高级篇》无疑是一场及时雨。 这本书并没有满足于对基础概念的重复，而是直击那些在实际工程中常常让人头疼的“硬骨头”。例如，关于异步FIFO设计的讲解，不仅仅是给出了代码，而是深入分析了不同类型的异步FIFO在不同场景下的优劣，以及如何避免产生亚稳态等关键问题。另外，关于时钟管理和PLL/MMCM的配置，书中提供了非常详尽的指导，帮助我理解如何根据需求精确地生成和管理时钟，以及如何避免时钟相关的各种问题。令人称道的是，这本书还触及了FPGA/CPLD设计中的一些“软”技能，比如版本控制、代码复用、可维护性设计等，这些看似与硬技术无关，但却对项目成功至关重要。作者以一种“分享经验”的口吻，将自己多年的设计智慧倾囊相授，让读者在学习技术的同时，也能领悟到工程实践中的精髓。读完这本书，我感到自己不仅技术上得到了提升，在工程实践的视野和方法论上也得到了极大的拓展，对未来从事更复杂、更具挑战性的FPGA/CPLD项目充满了信心。

评分☆☆☆☆☆

在我接触 FPGA/CPLD 设计的初期，总是觉得概念零散，缺乏系统性的指导，直到我翻开了这本《Intel FPGA/CPLD设计 高级篇》。 这本书的讲解方式独树一帜，它不像许多技术书籍那样枯燥乏味，而是充满了实践的导向性。作者似乎深知我们这些开发者在实际工作中会遇到的痛点，所以将理论知识与大量实际案例紧密结合。例如，在讲解高性能设计的章节，书中不仅阐述了流水线技术、并行处理等核心概念，还针对Intel FPGA特有的架构特性，如DSP块、BRAM等，给出了详细的优化建议和代码模板。最让我印象深刻的是关于低功耗设计的篇章，这在许多FPGA/CPLD书中常常被忽略，但这本书却给予了足够的重视，详述了各种降低功耗的策略，包括时钟门控、电源门控、位宽优化等，并提供了实用的代码示例。通过学习这些内容，我开始重新审视自己的设计，发现了很多可以改进的地方，不仅能提升性能，还能有效降低功耗，这对于嵌入式系统开发尤为重要。这本书的内容层次分明，结构严谨，即使是高级主题，也能被讲解得通俗易懂，确实是一本不可多得的参考书。

评分☆☆☆☆☆

对于已经掌握了FPGA/CPLD基础知识的我来说，寻找一本能够深化理解、拓展视野的书籍一直是个挑战。 《Intel FPGA/CPLD设计 高级篇》恰好满足了我的需求。这本书的亮点在于它深入挖掘了Intel FPGA/CPLD的内部机制和高级特性，而不是停留在通用的HDL语言编写层面。作者对IP核的使用和定制有着独到的见解，他不仅仅介绍了如何调用现成的IP核，更重要的是讲解了如何根据具体需求对IP核进行修改和优化，以达到最佳的性能和资源利用率。尤其是关于接口设计的部分，比如PCIe、DDR等高速接口，书中提供了非常详尽的讲解，包括协议解析、时序匹配、物理层考量等，让我对这些复杂接口的理解达到了一个新的高度。书中还涉及了一些与系统集成相关的议题，例如如何有效地利用SoC FPGA的ARM硬核与FPGA逻辑协同工作，如何进行片上调试和性能分析，这些都是在实际项目中经常遇到的难题。这本书的价值在于它提供了一种“不止于代码”的视角，引导读者从系统整体层面去思考和设计FPGA/CPLD应用，这对于想要成为一名全栈FPGA工程师的人来说，是极具启发性的。

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我爱学习

评分☆☆☆☆☆

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