正版弘數字集成電路測試優化9787030278944李曉維 下載 mobi epub pdf 電子書 2024

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基本信息

書名：數字集成電路測試優化

定價：58.00元

作者：李曉維

齣版社：科學齣版社

齣版日期：2010-06-01

ISBN：9787030278944

字數：

頁碼：

版次：1

裝幀：精裝

開本：16開

商品重量：0.740kg

編輯推薦

內容提要

本書內容涉及數字集成電路測試優化的三個主要方麵：測試壓縮、測試功耗優化、測試調度。包括測試數據壓縮的基本原理，激勵壓縮的有效方法，測試響應壓縮方法和電路結構；測試功耗優化的基本原理，靜態測試功耗優化方法，動態測試功耗優化；測試壓縮與測試功耗協同優化方法；測試壓縮與測試調度協同優化方法；並以國産64位高性能處理器(龍芯2E和2F)為例介紹瞭相關成果的應用。
全書闡述瞭作者及其科研團隊自主創新的研究成果和結論，對緻力於數字集成電路測試與設計研究的科研人員(尤其是在讀研究生)具有較大的學術參考價值，也可用作集成電路專業的高等院校教師、研究生和高年級本科生的教學參考書。

目錄

FOREWORD
前言
章 緒論
1.1 測試優化方法簡介
1.2 測試優化中的關鍵問題
1.2.1 測試壓縮中X位的處理
1.2.2 快速功耗估計與測試功耗優化
1.2.3 測試外殼設計與測試調度算法
1.3 本書章節組織結構
參考文獻
第2章 測試激勵壓縮
2.1 測試激勵壓縮
2.1.1 測試激勵數據中的X位
2.1.2 激勵壓縮中的相關術語
2.1.3 激勵壓縮方法分類
2.2 基於Variable-Tail編碼的壓縮方法
2.2.1 激勵壓縮中的編碼設計
2.2.2 Variable-Tail編碼
2.2.3 實驗及分析
2.3 周期可重構測試壓縮方法
2.3.1 周期可重構技術及解壓縮電路結構
2.3.2 周期可重構MU絡的自動綜閤算法
2.3.3 測試壓縮率分析
2.4 本章小結
參考文獻
第3章 測試響應壓縮
3.1 測試響應壓縮
3.1.1 響應壓縮中的相關術語
3.1.2 時間維和空間維混閤壓縮和未知位
3.2 時空維混閤壓縮方法
3.2.1 失效芯片中錯誤位分布及捲積編碼
3.2.2 改進的(n，n-1，m，d)捲積碼設計
3.2.3 壓縮電路的兩種不同實現形式
3.3 未知位容忍技術
3.4 診斷設計
3.5 混淆率方麵的一些實驗結果
3.6 激勵壓縮和響應壓縮的結閤——商業EDA工具分析
3.7 本章小結
參考文獻
第4章 動態功耗估計
4.1 動態功耗模型
4.1.1 動態功耗來源
4.1.2 跳變功耗模型
4.1.3 UMCF電路模型
4.2 功耗敏感性分析
4.2.1 功耗敏感性分析方法
4.2.2 動態功耗敏感性分析
4.2.3 靜態功耗敏感性分析
4.2.4 敏感性分析應用
4.3 冒險共振及應用
4.3.1 冒險疊加現象
4.3.2 狀態空間壓縮
4.3.3 實驗及分析
4.4 上電瞬態功耗估計
4.4.1 電源門控方法
4.4.2 上電電流模型
4.4.3 遺傳算法優化方法
4.4.4 實驗及分析
4.5 體係結構級功耗估計
4.5.1 體係結構級功耗估計
4.5.2 體係結構級功耗模型
4.5.3 實驗及分析
4.6 動態測試功耗估計
4.6.1 相關術語
4.6.2 動態測試功耗計算模型
4.7 本章小結
參考文獻
第5章 動態測試功耗優化
5.1 掃描測試功耗問題
5.2 移位與捕獲測試功耗
5.2.1 移位測試功耗分析
5.2.2 捕獲測試功耗分析
5.3 動態測試功耗優化方法分類
5.4 基於掃描鏈調整的動態測試功耗優化
5.4.1 基於可測試性設計的測試功耗優化方法相關研究
5.4.2 掃描單元分組連接技術
5.4.3 掃描鏈劃分與排序技術
5.4.4 移位功耗優化效果及硬件開銷實驗數據分析
5.5 基於測試嚮量調整的動態測試功耗優化
5.5.1 基於測試嚮量填充的動態測試功耗優化
5.5.2 基於測試嚮量排序的動態測試功耗優化
5.6 本章小結
參考文獻
第6章 靜態測試功耗優化
6.1 靜態功耗模型
6.2 靜態功耗估計
6.2.1 靜態功耗堆棧效應
6.2.2 靜態功耗查錶估計法
6.2.3 模擬器實現及驗證
6.3 靜態測試功耗優化
6.3.1 基於X位的漏電流優化技術
6.3.2 掃描功耗閂鎖
6.4 本章小結
參考文獻
第7章 測試壓縮與測試功耗協同優化
7.1 基於訪問掃描設計的協同優化
7.1.1 CSCD設計
7.1.2 效果分析
7.1.3 實驗及分析
7.2 基於測試嚮量填充的協同優化
7.2.1 主流編碼測試壓縮技術
7.2.2 低功耗測試壓縮基礎
7.2.3 基於選擇編碼方案的低功耗測試壓縮方案
7.2.4 實驗及分析
7.3 基於Variable-Tail編碼的協同優化
7.3.1 測試壓縮率優化
7.3.2 測試中移位功耗的優化
7.3.3 測試數據壓縮和測試功耗的協同優化
7.4 基於芯核並行外殼設計的協同優化
7.4.1 芯核測試外殼設計
7.4.2 串行測試外殼設計的代價
7.4.3 掃描切片重疊和部分重疊
7.4.4 並行外殼設計方法
7.4.5 實驗及分析
7.5 本章小結
參考文獻
第8章 係統芯片的測試調度
8.1 係統芯片測試簡介
8.2 測試訪問機製
8.2.1 基於總綫的測試訪問機製
8.2.2 基於片上網絡的測試訪問機製
8.3 基於雙核掃描鏈平衡的測試調度
8.3.1 基於總綫的測試調度相關研究
8.3.2 掃描鏈平衡設計
8.3.3 基於雙核掃描鏈平衡的測試調度方法
8.4 基於片上網絡的交錯式測試調度
8.4.1 片上網絡測試相關工作介紹
8.4.2 低功耗片上網絡測試調度
8.4.3 實驗及分析
8.5 本章小結
參考文獻
第9章 測試嚮量集與測試流程優化
9.1 引言
9.2 測試嚮量集優化
9.2.1 固定型故障測試嚮量生成
9.2.2 時延故障測試嚮量生成
9.2.3 非壓縮模式下的測試嚮量集優化
9.2.4 壓縮模式下的測試嚮量集優化
9.3 測試流程優化
9.3.1 測試項目有效性
9.3.2 測試流程優化算法
9.3.3 實驗及分析
9.4 本章小結
參考文獻
0章 測試優化技術在龍芯通用處理器中的應用
10.1 通用處理器DFT麵臨的挑戰
10.2 測試優化技術在龍芯2E中的應用
10.2.1 DFT方案設計總體框架結構
10.2.2 掃描設計
10.2.3 存儲器內建自測試
10.2.4 測試嚮量産生
10.2.5 邊界掃描設計
10.3 測試優化技術在龍芯2F中的應用
10.3.1 龍芯2F高性能通用處理器的測試難點
10.3.2 龍芯2F可測試性設計結構
10.3.3 支持實速測試的可測試性時鍾電路設計
10.3.4 實速測試的測試生成
10.3.5 掃描與混閤測試壓縮結構設計
10.3.6 嵌入式存儲器內建自測試與診斷電路設計
10.3.7 邊界掃描結構設計
10.3.8 測試功耗控製結構設計
10.3.9 測試嚮量生成與測試結果分析
10.3.10 與主流處理器DFT比較
10.4 本章小結
參考文獻
1章 總結與展望
11.1 總結
11.2 展望
11.2.1 測試壓縮
11.2.2 測試功耗優化
11.2.3 測試調度
參考文獻
索引

作者介紹

文摘

序言