工程設計與分析係列：ModelSim電子係統分析及仿真（第2版）（含CD光盤1張） pdf epub mobi txt 電子書 下載 2025

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於斌，謝龍漢 著

齣版社： 電子工業齣版社

ISBN：9787121219207

版次：1

商品編碼：11389425

包裝：平裝

叢書名： 工程設計與分析係列

開本：16開

齣版時間：2014-02-01

用紙：膠版紙

頁數：388

正文語種：中文

附件：CD光盤

附件數量：1

編輯推薦

　　（1）在第一版基礎上，綜閤讀者建議、課題使用情況進行修訂完善，補充更多典型實例。
　　（2）本書的第一版是一本ModelSim圖書，讀者評價很好。
　　（3）所有實例配有操作視頻，語音講解。

內容簡介

　　ModelSim是優秀的HDL仿真軟件之一，它能提供友好的仿真環境，是業界單內核支持VHDL和Verilog混閤仿真的仿真器，它采用直接優化的編譯技術、Tcl/Tk技術和單一內核仿真技術，編譯仿真速度快，編譯的代碼與平颱無關，便於保護IP核，個性化的圖形界麵和用戶接口，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的仿真軟件。
　　《工程設計與分析係列：ModelSim電子係統分析及仿真（第2版）》以ModelSim SE 10.1c版軟件為平颱，由淺入深、循序漸進地介紹ModelSim 10.1c軟件各部分知識，包括ModelSim 10.1c的基礎知識、菜單命令、庫和工程的建立與管理、Verilog/VHDL文件編譯仿真、采用多種方式分析仿真結果，以及與多種軟件聯閤仿真等知識。書中配有大量插圖，並結閤實例詳細地講解使用ModelSim進行仿真操作的基本知識和方法技巧，配書光盤中有本書實例操作的視頻講解，讀者能夠輕鬆學習。
　　《工程設計與分析係列：ModelSim電子係統分析及仿真（第2版）》在第一版的基礎上，綜閤讀者建議、課題使用情況進行修訂完善，更多典型實例。

作者簡介

於斌，本碩就讀於哈爾濱工業大學電子信息科學與技術專業和微電子與固體電子學專業，任教於哈爾濱理工大學軟件學院集成電路設計與集成係統專業多年，主講數字電路、Verilog HDL語言及計算機組成原理等課程，研究方嚮為集成電路數字前端設計及FPGA相關方嚮。

目錄

第1章 概述
1．1 IC設計與ModelSim
1．1．1 IC設計基本流程
1．1．2 ModelSim概述
1．2 ModelSim應用基本流程
1．3 ModelSim基本仿真流程
1．3．1 創建一個工作庫
1．3．2 編譯設計文件
1．3．3 運行仿真
1．3．4 查看結果
1．4 ModelSim工程仿真流程
1．4．1 創建工程及工程庫
1．4．2 創建新文件
1．4．3 加載設計文件
1．4．4 編譯源文件
1．4．5 運行仿真和查看結果
1．4．6 工程調試
第2章 操作界麵
2．1 整體界麵
2．2 菜單欄
2．2．1 File菜單
2．2．2 Edit菜單
2．2．3 View菜單
2．2．4 Compile菜單
2．2．5 Simulate菜單
2．2．6 Add菜單
2．2．7 Tools菜單
2．2．8 Layout菜單
2．2．9 Bookmarks菜單
2．2．10 Window菜單
2．2．11 Help菜單
2．3 工具欄
2．4 標簽區
2．5 命令窗口
2．6 MDI窗口
2．6．1 源文件窗口
2．6．2 波形窗口
2．6．3 列錶窗口
2．6．4 數據流窗口
2．6．5 屬性窗口
2．6．6 進程窗口
2．6．7 對象窗口
2．6．8 存儲器窗口
2．6．9 原理圖窗口
2．6．10 觀察窗口
2．7 界麵的設置
2．7．1 定製用戶界麵
2．7．2 設置界麵參數
第3章 工程和庫
3．1 ModelSim工程
3．1．1 刪除原有工程
3．1．2 開始一個新工程
3．1．3 工程標簽
3．1．4 工程編譯
3．1．5 仿真環境配置
3．1．6 工程文件組織
3．1．7 工程及文件屬性設置
實例3-1 工程文件管理
3．2 ModelSim庫
3．2．1 概述
3．2．2 庫的創建及管理
3．2．3 資源庫管理
3．2．4 導入FPGA的庫
3．2．5 本節實例
第4章 ModelSim對不同語言的仿真
4．1 VHDL仿真
4．1．1 VHDL文件編譯
4．1．2 VHDL設計優化
4．1．3 VHDL設計仿真
4．1．4 還原點和仿真恢復
4．1．5 TEXTIO的使用
實例4-1 VHDL設計的仿真全過程
4．2 Verilog仿真
4．2．1 Verilog文件編譯
4．2．2 Verilog設計優化
4．2．3 Verilog設計仿真
4．2．4 還原點和仿真恢復
4．2．5 單元庫
4．2．6 係統任務和係統函數
4．2．7 編譯指令
實例4-2 32位浮點乘法器的Verilog仿真過程
4．3 C調試
4．3．1 概述
4．3．2 C步進調試與調試設置
4．4 SystemC仿真
4．4．1 概述
4．4．2 SystemC文件的編譯和鏈接
4．4．3 設計仿真和調試
4．4．4 常見錯誤
4．5 混閤語言仿真
4．5．1 編譯過程與公共設計庫
4．5．2 映射數據類型
4．5．3 VHDL調用Verilog
4．5．4 Verilog調用VHDL
4．5．5 SystemC調用Verilog
4．5．6 Verilog調用SystemC
4．5．7 SystemC調用VHDL
4．5．8 VHDL調用SystemC
實例4-3 systemC與Verilog混閤仿真過程
第5章 利用ModelSim進行仿真分析
5．1 仿真概述
5．2 WLF文件和虛擬對象
5．2．1 保存仿真狀態
5．2．2 Dataset結構
5．2．3 Dataset管理
5．2．4 虛擬對象
5．3 利用波形編輯器産生激勵
5．3．1 創建波形
5．3．2 編輯波形
5．3．3 導齣激勵文件並使用
5．4 采用描述語言生成激勵
5．5 ModelSim波形分析
5．5．1 波形窗口和列錶窗口
5．5．2 時間標記
5．5．3 窗口的縮放
5．5．4 在窗口中搜索
5．5．5 窗口的格式編排
5．5．6 波形和列錶的保存
5．5．7 信號總綫
5．5．8 光標操作
5．5．9 其他功能
5．5．10 波形比較
5．6 存儲器的查看和操作
5．6．1 存儲器的查看
5．6．2 存儲數據的導齣
5．6．3 存儲器初始化
5．6．4 存儲器調試
5．7 數據流窗口的使用
5．7．1 概述
5．7．2 設計連通性分析
5．7．3 信號追蹤和查找
5．7．4 設置和保存打印
5．7．5 本節實例
5．8 原理圖窗口的使用
5．9 ModelSim的剖析工具
5．9．1 運行性能剖析和存儲器剖析
5．9．2 查看性能剖析結果
5．9．3 查看存儲器剖析報告
5．9．4 保存結果
5．10 覆蓋率檢測
5．10．1 啓用代碼覆蓋
5．10．2 覆蓋率的查看
5．10．3 覆蓋率檢測的過濾
5．10．4 覆蓋信息報告
5．11 信號探測
5．12 采用JobSpy控製批處理仿真
5．12．1 JobSpy功能與流程
5．12．2 運行JobSpy
5．13 綜閤實例
實例5-1 三分頻時鍾的分析
實例5-2 同步FIFO的仿真分析
實例5-3 基2的SRT除法器的仿真分析
第6章 ModelSim的協同仿真
6．1 ModelSim與Debussy的協同仿真
6．1．1 Debussy工具介紹
6．1．2 Debussy配置方法
實例6-1 與Debussy的協同仿真
6．2 ModelSim與Matlab的協同仿真
實例6-2 與Matlab的協同仿真
實例6-3 與Simulink的協同仿真
實例6-4 使用cosimWizard進行協同仿真
第7章 ModelSim對不同公司器件的後仿真
7．1 ModelSim對Altera器件的後仿真
7．1．1 QuartusⅡ簡介
7．1．2 後仿真流程
實例7-1 直接采用QuartusⅡ調用ModelSim進行仿真
實例7-2 先用QuartusⅡ創建工程，再用ModelSim進行時序仿真
7．2 ModelSim對Xilinx器件的後仿真
7．2．1 ISE簡介
7．2．2 後仿真流程
實例7-3 用ISE對全加器進行時序仿真
實例7-4 用ISE直接調用ModelSim進行時序仿真
7．3 ModelSim對Lattice器件的後仿真
7．3．1 Diamond簡介
7．3．2 後仿真流程
實例7-5 用Diamond對全加器進行時序仿真
實例7-6 用Diamond完成布局繞綫，使用ModelSim進行時序仿真
7．4 ModelSim對Actel器件的後仿真
實例7-7 用Libero IDE調用ModelSim進行時序仿真
第8章 ModelSim的文件和腳本
8．1 SDF文件
8．1．1 SDF文件的指定和編譯
8．1．2 VHDL的SDF
8．1．3 Verilog的SDF
8．1．4 SDF文件信息
8．2 VCD文件
8．2．1 創建一個VCD文件
8．2．2 使用VCD作為激勵
8．2．3 VCD任務
8．2．4 端口驅動數據
8．3 Tcl和DO文件
8．3．1 Tcl命令
8．3．2 Tcl語法
8．3．3 ModelSim的Tcl時序命令
8．3．4 宏命令
8．3．5 本節實例

前言/序言

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