【虎彩 按需齣版】設計與驗證——Verilog HDL 人民郵電齣版社 pdf epub mobi txt 電子書 下載 2025

簡體網頁||繁體網頁

☆☆☆☆☆

圖書標籤:

• Verilog HDL
• 數字電路設計
• FPGA
• 驗證
• 可編程邏輯器件
• 電子工程
• 人民郵電齣版社
• 虎彩
• 按需齣版
• 設計與驗證

店鋪： 虎彩圖書POD店

齣版社： 人民郵電齣版社

ISBN：7115150419

商品編碼：10153159460

 

本書以實例講解的方式對HDL語言的設計方法進行介紹。全書共分9章，第1章至第3章主要介紹瞭Verilog HDL語言的基本概念、設計流程、語法及建模方式等內容；第4章至第6章主要討論如何閤理地使用Verilog HDL語言描述高性能的可綜閤電路；第7章和第8章重點介紹瞭如何編寫測試激勵以及Verilog的仿真原理；第9章展望HDL語言的發展趨勢。
本書不配光盤
本書圍繞設計和驗證兩大主題展開討論，內容豐富，實用性強，可作為高等院校通信工程、電子工程、計算機、微電子和半導體等相關專業的教材，也可作為硬件工程師和IC工程師的參考書。

第1章 HDL設計方法簡介 1
1.1 設計方法的變遷 1
1.2 Verilog語言的特點 2
1.2.1 Verilog的由來 2
1.2.2 HDL與原理圖 2
1.2.3 Verilog和 VHDL 3
1.2.4 Verilog和C語言 4
1.3 HDL的設計與驗證流程 5
1.4 問題與思考 7

第2章 Verilog語言基礎 9
2.1 Top-Down和Bottom-Up 9
2.2 Verilog的3種描述方法 10
2.2.1 實例 10
2.2.2 3種描述方法 13
2.3 基本詞法 14
2.4 模塊和端口 15
2.5 編譯指令 16
2.6 邏輯值與常量 17
2.6.1 邏輯值 17
2.6.2 常量 18
2.7 變量類型 19
2.7.1 綫網類型 19
2.7.2 寄存器類型 19
2.7.3 變量的物理含義 20
2.7.4 驅動和賦值 20
2.8 參數 22
2.9 Verilog中的並發與順序 22
2.10 操作數、操作符和錶達式 23
2.10.1 操作符 23
2.10.2 二進製數值 26
2.10.3 操作數 26
2.11 係統任務和係統函數 28
2.11.1 顯示任務 28
2.11.2 文件輸入/輸齣任務 28
2.11.3 其他係統任務和係統函數 29
2.12 小結 29
2.13 問題與思考 29

第3章 描述方式和設計層次 31
3.1 描述方式 31
3.2 數據流描述 31
3.2.1 數據流 31
3.2.2 連續賦值語句 31
3.2.3 延時 33
3.2.4 多驅動源綫網 34
3.3 行為描述 36
3.3.1 行為描述的語句格式 36
3.3.2 過程賦值語句 40
3.3.3 語句組 43
3.3.4 高級編程語句 44
3.4 結構化描述 50
3.4.1 實例化模塊的方法 52
3.4.2 參數化模塊 53
3.5 設計層次 57
3.5.1 係統級和行為級 57
3.5.2 RTL級 59
3.5.3 門級 60
3.5.4 晶體管級 60
3.5.5 混閤描述 60
3.6 實例：CRC計算與校驗電路 60
3.6.1 CRC10校驗，行為級 61
3.6.2 CRC10計算電路，RTL級 62
3.7 小結 64
3.8 問題與思考 64

第4章 RTL概念與RTL級建模 65
4.1 RTL與綜閤的概念 65
4.2 RTL級設計的基本要素和步驟 65
4.3 常用的RTL級建模 67
4.3.1 阻塞賦值、非阻塞賦值和連續賦值 67
4.3.2 寄存器電路建模 68
4.3.3 組閤邏輯建模 70
4.3.4 雙嚮端口與三態信號建模 72
4.3.5 Mux建模 73
4.3.6 存儲器建模 74
4.3.7 簡單的時鍾分頻電路 75
4.3.8 串並轉換建模 77
4.3.9 同步復位和異步復位 77
4.3.10 使用case和if...else語句建模 81
4.3.11 可綜閤的Verilog語法子集 87
4.4 設計實例：CPU讀寫PLD寄存器接口 87
4.5 小結 92
4.6 問題與思考 92

第5章 RTL設計與編碼指導 93
5.1 一般性指導原則 93
5.1.1 麵積和速度的平衡與互換原則 94
5.1.2 硬件原則 103
5.1.3 係統原則 105
5.2 同步設計原則和多時鍾處理 107
5.2.1 同步設計原則 107
5.2.2 亞穩態 109
5.2.3 異步時鍾域數據同步 111
5.3 代碼風格 113
5.3.1 代碼風格的分類 113
5.3.2 代碼風格的重要性 113
5.4 結構層次設計和模塊劃分 114
5.4.1 結構層次化編碼(Hierarchical Coding) 114
5.4.2 模塊劃分的技巧(Design Partitioning) 115
5.5 組閤邏輯的注意事項 116
5.5.1 always組閤邏輯信號敏感錶 116
5.5.2 組閤邏輯反饋環路 117
5.5.3 脈衝産生器 118
5.5.4 慎用鎖存器(Latch) 119
5.6 時鍾設計的注意事項 120
5.6.1 內部邏輯産生的時鍾 120
5.6.2 Ripple Counter 121
5.6.3 時鍾選擇 121
5.6.4 門控時鍾 121
5.6.5 時鍾同步使能端 122
5.7 RTL代碼優化技巧 123
5.7.1 使用Pipelining技術優化時序 123
5.7.2 模塊復用與資源共享 123
5.7.3 邏輯復製 125
5.7.4 香農擴展運算 127
5.8 小結 129
5.9 問題與思考 130

第6章 如何寫好狀態機 131
6.1 狀態機的基本概念 131
6.1.1 狀態機是一種思想方法 131
6.1.2 狀態機的基本要素及分類 133
6.1.3 狀態機的基本描述方式 133
6.2 如何寫好狀態機 134
6.2.1 評判FSM的標準 134
6.2.2 RTL級狀態機描述常用的語法 135
6.2.3 推薦的狀態機描述方法 138
6.2.4 狀態機設計的其他技巧 151
6.3 使用Synplify Pro分析FSM 154
6.4 小結 157
6.5 問題與思考 157

第7章 邏輯驗證與Testbench編寫 159
7.1 概述 159
7.1.1 仿真和驗證 159
7.1.2 什麼是Testbench 160
7.2 建立Testbench，仿真設計 161
7.2.1 編寫仿真激勵 162
7.2.2 搭建仿真環境 172
7.2.3 確認仿真結果 173
7.2.4 編寫Testbench時需要注意的問題 175
7.3 實例：CPU接口仿真 177
7.3.1 設計簡介 177
7.3.2 一種Testbench 178
7.3.3 另外一種Testbench 182
7.4 結構化Testbench 183
7.4.1 任務和函數 184
7.4.2 總綫功能模型(BFM) 184
7.4.3 測試套具(Harness) 185
7.4.4 測試用例(Testcase) 185
7.4.5 結構化Testbench 186
7.5 實例：結構化Testbench的編寫 188
7.5.1 單頂層Testbench 188
7.5.2 多頂層Testbench 191
7.6 擴展Verilog的高層建模能力 192
7.7 小結 193
7.8 問題與思考 193

第8章 Verilog語義和仿真原理 195
8.1 從一個問題說起 195
8.2 電路與仿真 196
8.2.1 電路是並行的 196
8.2.2 Verilog是並行語言 197
8.2.3 Verilog仿真語義 197
8.3 仿真原理 198
8.3.1 Verilog的仿真過程 198
8.3.2 仿真時間 202
8.3.3 事件驅動 203
8.3.4 進程 203
8.3.5 調度 204
8.3.6 時序控製(Timing Control) 205
8.3.7 進程、事件和仿真時間的關係 205
8.3.8 Verilog語言的不確定性 205
8.4 分層事件隊列與仿真參考模型 206
8.4.1 分層事件隊列 206
8.4.2 仿真參考模型 206
8.5 時序模型與延時 207
8.5.1 仿真模型(Simulation Model) 207
8.5.2 時序模型(Timing Model) 208
8.5.3 案例分析 208
8.5.4 在Verilog語言中增加延時 210
8.6 再談阻塞與非阻塞賦值 213
8.6.1 本質 213
8.6.2 案例分析 216
8.7 如何提高代碼的仿真效率 219
8.8 防止仿真和綜閤結果不一緻 219
8.9 小結 220
8.10 問題與思考 220

第9章 設計與驗證語言的發展趨勢 221
9.1 設計與驗證語言的發展曆程 221
9.1.1 HDL語言 221
9.1.2 C/C++和私有的驗證語言 222
9.1.3 Accellera和IEEE的標準化工作 222
9.2 硬件設計語言的發展現狀和走嚮 223
9.2.1 HDL的競爭 223
9.2.2 一些嘗試 223
9.2.3 下一代的Verilog語言 223
9.2.4 SystemC 224
9.3 驗證語言的發展現狀和走嚮 225
9.3.1 驗證方法 225
9.3.2 HVL標準化進程 225
9.3.3 HVL的新需求 226
9.4 總結和展望 226
9.5 小結 226
9.6 問題與思考 226

附錄 Verilog關鍵字列錶 227

 

評分☆☆☆☆☆

評分☆☆☆☆☆

評分☆☆☆☆☆

評分☆☆☆☆☆

評分☆☆☆☆☆

評分☆☆☆☆☆

評分☆☆☆☆☆

評分☆☆☆☆☆

評分☆☆☆☆☆